MP5652（A10）核心板采用Intel公司Arria-10 GX系列的10AX027H4F34I3SG作为主控制器，核心板采用4个0.5mm间距120Pin 镀金连接器与母板连接，核心板四个脚放置了4个3.5mm固定孔，此孔可以与底板通过螺丝紧固，确保了在强烈震动的环境下稳定运行。
这款MP5652核心板能够方便用户对核心板的二次开发利用。核心板使用Intel的Arria-10 GX芯片的解决方案，在FPGA 芯片的HP 端口上挂载了4片DDR4存储芯片，每片DDR4 容量高达4Gb（256Mb x 16） 字节，每片16bit组成64bit 位的数据位宽。1片1GB 的QSPI FLASH 芯片用来静态存储FPGA 芯片的配置文件或者其它用户数据。
整个开发系统的结构示意图如下图所示：
通过以上示意图，我们可以看到，我们这个核心板开发平台所能含有的接口和功能。
这款核心板的4个板对板连接器扩展出了244个IO，其中BANK2A、BANK2K、BANK2J、BANK3D的全部IO的电平可以通过更换核心板上的磁珠来修改，满足用户对+1.8V、+1.2V电平接口的需求，默认+1.8V；BANK2J的全部IO的电平也可以通过更换核心板上的磁珠来修改，满足用户对+3.0V、+2.5V、+1.8、+1.2V电平接口的需求，默认+3.0V；另外核心板也扩展出了16对高速收发器17.4 Gbps Transceiver接口。对于需要大量IO的用户，此核心板将是不错的选择。而且IO连接部分，同一个BANK管脚到连接器接口之间走线做了等长和差分处理，对于二次开发来说，非常适合。
1.2 产品规格
MP5652核心板正面照片
核心板结构尺寸图：65(mm)x85(mm)， PCB：14 层。
MP5650核心板尺寸图
核心板使用的是Intel公司的Arria-10 GX芯片，芯片型号可选10AX027H4F34I3SG。速度等级为3，温度等级为工业级。此型号为FFG1152封装，1152个引脚，引脚间距为1.0mm。Intel Arria-10 GX FPGA的芯片命名规则如下图2-1所示：
图2-1 Arria-10 GX系列芯片命名规则
Arria-10 GX 10AX027H4F34I3SG的主要参数表
MP5652开发板上配有四片Micron Technology 的4 Gb的DDR4芯片,型号为EDY4016AABG-DR-F-D。每片DDR4 SDRAM数据位宽为16 bit，共组成64 bit的数据总线宽度。因为4片DDR4芯片连接到FPGA的BANK3B、BANK3C、BANK3D的接口上，DDR43 SDRAM的最高运行速度可达1200 MHz(数据速率2400 Mbps)。DDR4的具体配置如下表2-2-1所示。
表2-2-1 DDR4配置
核心板的DDR4的接口的设计示意图如下图所示：
核心板采用高速布线，DDR4 的硬件设计需要严格考虑信号完整性，开发板的电路及PCB 设计已经充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，以确保DDR4 稳定工作。核心板的4片DDR4实物如下图所示：
4 片 DDR4 管脚分配配置如下 2-2-2 所示。
核心板上对外的BANK分别为BANK2A/2J/2K/3D, 这些BANK的IO均支持1.8V/1.2V两种电平可调，默认电平为1.8V。BANK2L, 这些BANK的IO均支持3.0V/2.5V/1.8V/1.2V四种电平可调，默认电平为3.0V。如果需要更换电平，只需要更换对应位置磁珠即可实现调整,核心板BANK电平调节磁珠位置，如下表2-2-3所示。
表2-2-3 BANK电平调节磁珠位号
开发板配有一片1Gb大小的Quad-SPI Flash芯片，型号为MT25QU01GBBB8E12-0SIT，它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中，它可以存储FPGA的配置Bin文件以及其它的用户数据文件。
开发板的QSPI的设计示意图如下图所示：
QSPI Flash 管脚分配配置表如表 2-2-4 所示。
表 2-2-4 QSPI Flash 管脚配置表
MP5652核心板为了准确适配不同用途的时钟频率，板载多个时钟源。其中包括100MHz的系统时钟源510KBA100M000BAG CMOS晶振，125MHz的Transceiver差分时钟源SiT9102晶振, 300 MHz的DDR4的外部差分时钟源SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振，非常适合作为高速信号处理系统的时钟源。最后，为了缩短大容量FPGA芯片的下载配置时间，板卡还配有100MHz的初始化时钟源510KBA100M000BAG CMOS晶振，连接CLKUSR 引脚，用户可以配置使用该时钟，配合QSPI×4模式,从而大大提高FPGA的配置效率。
2.5.1 FPGA 系统时钟源板上提供了一个单端100 MHz 的FPGA 系统时钟源，晶振输出连接到FPGA BANK3D 的全局时钟，这个全局时钟可以用来驱动FPGA 内的用户逻辑电路。该时钟源的原理图如下图所示。
系统时钟引脚分配：
核心板上为Transceiver收发器提供了125MHz的参考时钟。参考时钟连接到BANKGXBL1E。该时钟源的原理图如下图所示。
BANKGXBL1E时钟源FPGA引脚配置
板上提供了一个300 MHz的DDR4的外部差分时钟源，型号为SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振，非常适合作为高速信号处理系统的时钟源。该时钟源的原理图如下图所示。
DDR4时钟源FPGA引脚配置
核心板上还配有100MHz的初始化时钟源,型号为510KBA100M000BAG，输出电平为 CMOS，连接CLKUSR 引脚。该时钟源的原理图如下图所示。
初始化时钟源FPGA引脚配置
MP5652核心板板载了一个6PIN的贴片JTAG下载调试接口，方便用户单独调试FPGA。
核心板的JTAG接口连接示意如下图所示：
MP5652核心板支持上电复位，复位整个芯片，同时配合按键也为系统提供全局复位信号。
通过按键U1实现全局复位，高电平复位。该管脚接在了BANK 3B的AJ4管脚上。
核心板上有4个红色LED灯，其中1个是DDR4参考电源指示灯，当DDR4参考电源供电正常后，LED指示灯会亮起。1个是电源指示灯(POWER LED)，上电成功电源指示灯会亮起。另外还有2个信号指示灯，与FPGA IO管脚直接相连，高电平灯亮。LED灯硬件连接的示意图如下图所示。
核心板集成电源管理，+5—+12V电源输入通过TI 电源芯片LTM4628 分别产生0.9V和0.95V的两路电源，其中一路为FPGA的核心提供稳定的电源，另一路为Transceiver GXB的VCCRT提供稳定的电源，LTM4628输出电流高达8A，满足FPGA电流需求。+5—+12V电源输入通过TI 电源芯片LTM4622分别产生+1.2V、+1.8V、+2.5V、+3.0V电压，单片LTM4622有两路电源输出，所以需要2片LTM4622。LTM4622为FPGA其他电源、DRR4、晶振、FLASH等供电。+5V电压经过BL1117转换为3.3V直流，为3.3V晶振提供电压。另外电源上电顺序按官方时序要求进行了控制。
核心板供电架构如下图所示：
电源分配如下表：
核心板支持两种启动模式，分别是JTAG、QSPI Flash。默认为QSPI Flash启动。
核心板一共扩展出4个高速扩展口，使用4个120Pin的板间连接器（J1~J4）和底板连接，连接器使用松下的AXK5A2137YG，对应底板的连接器型号为AXK6A2337YG。其中J1连接JTAG和BANK2A,BANK2J的IO, J2连接BANK2A，BANK2L、BANK3A、BANK3B、BANK3C、BANK3D的IO，J3连接BANK2K和BANK2L的IO和+5V电源，J4连接GXB的收发器信号。
J1连接器的引脚分配
J2连接器的引脚分配
J3连接器的引脚分配
J4连接器的引脚分配
电源输入需要铺铜皮连接，打足够的过孔保证通电流能力，但电源电压较高，干扰较大，在保证通流的条件下不要让这个铜皮更大，以免干扰其他信号。GND管脚需要连接到地平面上，且一个地管脚需要打两个过孔，保证通流和充分连接。
3.2高速接口布局走线3.2.1千兆以太网：与RJ45端连接的信号需要保持等长，RGMII接口的TX部分与RX部分需要单独保持等长。
3.2.2 HDMI接口HDMI接口信号需要走差分，且差分之间需保持等长控制。
3.2.3 其他高速接口依据接口规范控制。
3.3 LVDS信号模组的BANK电平可以在+1.8V、+1.2V电平之间选择，默认为+1.8V电平。底板的LVDS信号走线需做差分/阻抗控制处理，并且差分之间保持等长。
3.4 GXB信号走线GXB走线需要考虑的问题比较多，对于有疑问的用户可以联系客服接入技术支持。
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